SK하이닉스, 차세대 D램 개발 성공
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SK하이닉스, 차세대 D램 개발 성공
  • 이규상 기자
  • 승인 2018.11.15 16:45
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DDR4 대비 데이터 전송 속도 1.6배 향상

SK하이닉스가 세계 최초로 JEDEC(국제반도체표준협의기구) 규격을 적용한 DDR5 D램을 개발했다. DDR5는 DDR4를 잇는 차세대 D램 표준규격으로 빅데이터, 인공지능, 머신러닝 등 차세대 시스템에 최적화된 초고속, 저전력, 고용량 제품이다.

SK하이닉스는 최근 개발한 2세대 10나노급(1y) 8Gbit(기가비트) DDR4에 이어, 동일한 미세공정을 적용한 16Gbit DDR5도 주요 칩셋 업체에 제공함으로써 업계를 선도하는 기술경쟁력을 확보할 수 있게 됐다.

이 제품은 이전 세대인 DDR4 대비 동작 전압이 기존 1.2V에서 1.1V로 낮아져, 전력 소비량이 30% 감축됐다. 전송 속도는 3200Mbps에서 5200Mbps로 1.6배 가량 향상됐다. 이는 FHD(Full-HD)급 영화(3.7GByte) 11편에 해당되는 41.6GByte(기가바이트)의 데이터를 1초에 처리할 수 있는 수준이다. 

이번에 칩셋 업체에 제공된 제품은 서버와 PC용 RDIMM(Registered Dual In-line Memory Module)과 UDIMM(Unbuffered DIMM)으로, JEDEC DDR5 표준에 맞춰 데이터를 저장하는 셀 영역의 단위 관리 구역을 16개 에서 32개로 확장하고(16bank → 32bank) 한번에 처리하는 데이터의 수도 8개에서 16개(BL8 → BL16)로 늘렸다. 또한 칩 내부에 오류정정 회로(Error Correcting Code)를 내장하고 있어, 고용량 시스템의 신뢰성을 획기적으로 높일 것으로 기대된다.

초고속 동작 특성을 확보하기 위한 기술들도 적용됐다.  D램의 읽기/쓰기 회로를 최적의 상태로 조정하는 고속 트레이닝 기술(high speed training scheme), 전송 잡음을 제거하는 DFE(Decision Feedback Equalization), 명령어 및 데이터 처리를 병렬화 하기 위한 4페이즈 클로킹(4phase clocking), 읽기 데이터의 왜곡이나 잡음을 최소화하기 위한 저잡음/고성능 DLL(Delay locked loop) 및 DCC(Duty Cycle Correction)회로 등 신기술이 채용돼 DDR4의 대비 데이터 처리 속도가 크게 개선됐다.



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